« ゼロクロスとピーク | Main | ちょこっと宣伝 »

May 15, 2007

新JIS記号について 3

 JIS C 0617-12およびJIS C 0617-13についての解説書は、あんまし無いみたいである。実装系ではFPGAを使うケースや、アナログ素子や二値論理素子を複数組み込んだマルチチップモジュールが使われるケースといった、設計者がある程度きちんと記述しなければならない状況が発生しているのも事実である。ただ、今回の国際規格に準拠した改訂は、いくつかの原則に従って描いていけば構わないため、同じ回路であっても異なる図記号が存在することが可能だったりするので、実務的にはかなり厄介な部分があるかもしれない。どういう場合に同じ回路が異なる図記号になるかの解説をしてみます。
 基本的な考え方とかは、データフローダイアグラムの考え方に基づいている。信号方向が、原則からすると左から右に流れる形となっているが、上から下とか下から上を記述する場合は、→で記述する形態も取れるので、componentの内部と外部という説明になっている。
Diagram1_2
 図記号そのものは”新JISの図記号について 1”で描いた、素子の図記号に関する基本形となっている。(再掲)http://sugc.cocolog-nifty.com/labview/2007/01/jis_d2e3.html

 現在の高密度実装回路の場合、複数のチップを小さな基板上に入れる必要があるため、記号上省略可能な記号は省略できた方が良い。例えば、CMOS出力やTTL出力が並んでいる場合、並行に入力線と出力線が並ぶことになる。この場合は、記号枠の描き方によって、面積を小さく描くことができる。この記号枠の描き方は、複数のチップをモジュール化する場合にも有効となる。ただし、複数のチップをモジュール化した場合は、信号線のドライブ側とレシーブ側が一個の場合は、信号線を省略できるが複数の信号線が存在する場合は、きちんと明記する必要がある。逆に、図記号枠の内部に図記号枠を設置する場合は、少なくとも一本は信号線が含有される素子に接続されていなければならない。尚、枠内の1は、特殊増幅なしのバッファを示す記号である。
00
 見た目が異なる描き方が許されるケースとしては、共通制御線が存在する場合である。これは、共通制御ブロックとして描くことによって、配線を省略する方法である。共通制御ブロックは素子ではないことが許される。注意>JIS C0617-12と解釈が異なるが、制御ブロックが素子であることも許されているので、このような書き方としてみました。尚、制御ブロックへの入力信号は、記号枠全部に接続されているかもしくは接続されていないかのどちらかとなっている。つまり、素子の記述が可能なのは、制御信号線だけで演算が完結して、記号枠側に入力信号が接続されていない場合には可能ということになります。
01_1
 

« ゼロクロスとピーク | Main | ちょこっと宣伝 »

Comments

Post a comment

Comments are moderated, and will not appear on this weblog until the author has approved them.

(Not displayed with comment.)

TrackBack


Listed below are links to weblogs that reference 新JIS記号について 3:

» 【FPGA/CPLDスレ】保存リスト [ものヲつくる]
【FPGA/CPLDスレ】保存リスト [Read More]

« ゼロクロスとピーク | Main | ちょこっと宣伝 »

May 2021
Sun Mon Tue Wed Thu Fri Sat
            1
2 3 4 5 6 7 8
9 10 11 12 13 14 15
16 17 18 19 20 21 22
23 24 25 26 27 28 29
30 31          

Recent Trackbacks

Categories

  • つぶやき
  • コラム
  • スポーツ
  • トピック
  • ニュース
  • パソコン・インターネット
  • 日記・コラム・つぶやき
  • 書籍・雑誌
無料ブログはココログ